【 이론
】 JK 플립플롭은 클럭부 RS 플립플롭에서 부정 상태를 없애고 일정한 값을 출력하도록 개량한 것이다. 입력 J와 K는 입력 S와 R과 마찬가지로 플립플롭을 세트하고 클리어 (clear)시킨다(J는 세트에, K는 클리어에 대응된다). J와 K에 동시에 1이 가해지면 플립플롭은 한 클럭 펄스 뒤에는 현재 상태의 보수를 취한다(클럭부 SR 플립플롭에서는 부정 상태였다). 즉, 그림 14-3(a)는 클럭부 JK 플립플롭의 논리도이다. 이 그림의 구성을 보면 출력 JK 플립플롭의
동작 그림 14-3(c)의 특성표에서 보듯이, JK 플립플롭은 J와 K가 모두 1인 때를 제외하고는 RS 플립플롭의 작동과 똑같다. J와 K가 둘 다 동시에 1일 경우를 생각하면 클럭 펄스는 오직 AND 게이트, 즉 그것의 입력에 현재 플립플롭의 출력 "1"이 피이드백 된 게이트만을 통해서 전달된다. 예를 들어 JK 플립플롭의
단점 JK 플립플롭의 피이드백 연결 때문에 일단 (J=K=1 일 때) 출력이 보수가 취해진 후에도, 클럭 펄스 CP가
계속 남아 있게 되면 다시 또 보수를 취하는 반복적이고 연속적인 출력의 변화를 야기할 것이다. 이 바람직하지 못한 결점이 되는 상태를 피하기
위해, 클럭 펄스의 지속 시간은 신호가 플립플롭을 통과하는 전파 지연 시간보다 더 긴 지속 시간을 가져야 한다. 이것은 회로의 작동이 펄스의
폭에 달려 있기 때문에 매우 제한적인 요소이다. 이러한 문제를 해결하기 위해 사용하는 것이 그림 14-4에 주어진 주종 JK
플립플롭(Master-Slave JK Flip-Flop)이다.
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